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Intel Architecture Day 2020 Tiger Lake: Der Tiger zeigt seine Krallen

| Autor: Klaus Länger

Der zweite 10-nm-Prozessor von Intel, Tiger Lake, steht kurz vor dem Sprung in den Notebook-Markt. Auf dem Architecture Day 2020 präsentierte Intel Details zur Transistortechnologie und zur Willow-Cove-Architektur. Zudem gab es Infos zur Xe-GPU.

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Gastgeber beim virtuellen Intel Architecture Day 2020 war Raja Koduri, Senior Vice President, Chief Architect und General Manager für Architektur, Grafik und Software bei Intel.
Gastgeber beim virtuellen Intel Architecture Day 2020 war Raja Koduri, Senior Vice President, Chief Architect und General Manager für Architektur, Grafik und Software bei Intel.
(Bild: Intel)

Über den kommenden Mobile-Prozessor Tiger Lake, der am 2. September als erste Core-CPU der 11. Generation an den Start gehen wird, sind schon etliche Details bekannt, die wir auch in unserem Prozessorkarussell beleuchtet haben. Auf den als Online-Event veranstalteten Intel Architecture Days 2020 haben Raja Koduri, Senior Vice President, Chief Architect bei Intel, und einige Top-Leute aus seinem Entwicklungsteam noch einige tiefer gehende Details zu Tiger Lake und weiteren Entwicklungen bei Intel präsentiert.

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SuperFin als neue 10-nm-Technologie

Der erste 10-nm-Prozessor, bei dem Intel eine Massenfertigung geschafft hat, war der vor einem Jahr vorgestellte Ice Lake, der als Mobilprozessor der 10. Core-Generation auf den Markt kam. Zwar gab es 2018 bereits mit Cannon Lake einen 10-nm-Prozessor von Intel, aber der wurde nur in wenigen Rechnern eingesetzt und alsbald stillschweigend beerdigt. Mit Ice Lake und seiner neuen Sunny-Cove-Microarchitektur erreichte Intel eine um bis zu 20 Prozent höhere Leistung pro Takt – aber gleichzeitig nur ein insgesamt niedrigere Taktfrequenz als bei den 14-nm-CPUs der Comet-Lake-Familie. Glänzen konnte Ice Lake nur durch seine schnellere GPU der 11. Generation.

Bei Tiger Lake soll nun die Leistungssteigerung durch die neue und nochmals weiterentwickelte Mikroarchitektur voll der Gesamtleistung zugute kommen, da er eine Taktfrequenz nahe der 5-GHz-Marke erreichen soll. Der Schlüssel dazu ist ein großer Schritt bei der Weiterentwicklung der mit Haswell eingeführten und seither verfeinerten FinFET-Transistoren. Laut Ruth Brain, Intel Fellow und Technology Development Director für Interconnect Technology and Integration, reichen diese Verbesserungen von den Kristallstrukturen an Source und Drain der Transistoren, die einen niedrigeren Widerstand ermöglichen, über ein optimiertes Transistorgate für eine höhere Channel-Mobilität, bis hin zu einem vergrößerten Gate Pitch für höhere Ströme bei Transistoren in Bereichen des Prozessors, wo eine möglichst hohe Performance gefragt ist. Im Metal-Stack vermindert eine dünnere Barriere zum Siliziumsubstrat den Via-Widerstand um 30 Prozent. Eine fünf mal höhere elektrische Kapazität auf gleicher Fläche im Vergleich zum Industriestandard ermöglicht laut Brain der Super-MIM-Capacitor, bestehend aus nur wenigen Ångström dicken Schichten neuartiger Hi-K-Materialien, die eine Superlattice-Struktur bilden. Der Super-MIM-Capacitor ermöglicht eine Verminderung der Spannung, die zu einer erheblichen Leistungssteigerung führen soll, so Brain. Intel sei derzeit der einzige Chiphersteller, der diese Technologie einsetzen kann.

Zudem hat das Entwicklungsteam eine Reihe von Problemen bei Transistortechnologien gelöst, die für Ice Lake eingeführt wurden und dort zu Verzögerungen geführt haben. Dazu gehören Self-Aligned Quad-Patterning (SAQP) für die Immersionslithografie, da Intel bei 10 Nanometern noch auf EUV verzichtet, die Verwendung von Kobalt statt Wolfram in den Interconnects der untersten beiden Metall-Layer (M0 bis M1) für die Reduktion der Elektromigration, sowie Contact over Active Gate für kleinere Transistorzellen.

Insgesamt soll SuperFin laut Intel mit einem Schritt eine Verbesserung der Performance gegenüber dem vorhergehenden 10-Nanometer-Prozess um etwa 20 Prozent bringen, für die bei 14 Nanometern noch vier Schritte nötig waren, die schließlich im 14++++-nm-Prozess für Cooper Lake SP gipfelten.

Xe-GPU: Vom Notebook bis ins Datacenter

Tiger Lake wird die erste CPU mit Intels Xe-GPU. Diese neue Grafikarchitektur wurde unter der Leitung von Raja Koduri entwickelt, der vor seinem Wechsel zu Intel bei AMD als Chefarchitekt für die Vega-GPU verantwortlich war. Die neue Xe-Mikroarchitektur wird aber nicht nur für die integrierte Grafikeinheit in Prozessoren verwendet, sondern auch für diskrete Grafikkarten, die ersten seit der 1998 vorgestellten Intel i740-GPU. In Tiger Lake wird die Low-Power-Variante der GPU integriert. Sie soll mit bis zu 96 Execution Units (EUs) etwa die doppelte Leistung der Gen-11-GPU in Ice Lake liefern, die noch mit 64 EUs auskommen musste. Daneben tragen noch Verbesserungen in der Architektur der EUs und der Caches sowie eine deutlich höhere Taktfrequenz ihren Teil zur Mehrleistung bei.

Basierend auf Xe-LP kommen die seperaten Grafikkarten DG1 für Gaming- und Creator-Notebooks sowie SG1 für Server, jeweils bestehend aus mehreren Xe-Slices . Hier zielt der Chiphersteller auf Workloads wie Android Cloud Gaming and Video Streaming. Beide werden bei Intel im 10-nm-Verfahren hergestellt. Ob die DG1-Grafik parallel zur integrierten GPU arbeiten wird oder diese bei 3D-intensiven Aufgaben abgeschaltet wird und die diskrete Grafik übernimmt, lässt Intel offen.

Mit Xe-HPG kommt eine weitere Xe-Mikroarchitektur, die ab 2021 gegen die Gaming-Grafikkarten von AMD und Nvidia antreten soll. Die Xe-HPG-GPU wird aus mehreren Xe-Tiles bestehen, über eine Raytracing-Unterstützung verfügen und mit GDDR6 arbeiten. Die Gaming-GPUs wird Intel nicht selbst fertigen, sondern das durch einen anderen Chiphersteller erledigen lassen. Hier wird der Auftrag wohl an TSMC gehen.

Beschleunigerkarten für das Datacenter kommen in Form von Xe-HP mit HBM2 als Speicher und der Supercomputing-Lösung Xe-HPC alias Ponte Vecchio. Beide sind aus mehreren Chiplets aufgebaut. Während der Chiphersteller für den mit Ausnahme des Speichers inhouse hergestellten Xe-HP hier für die Verbindung die 2,5D-Lösung Embedded Multi-die Interconnect Bridge (EMIB) verwendet, kommen bei Xe-HPC die Foveros-3D-Technik, die auch für den Mobile-Prozessor Lakefield verwendet wird, sowie die Co-EMIB-Technik zum Einsatz, bei der die einzelnen Foveros-Stapel mit schnellem Rambo-Cache und die HBM2-Chiplets durch Siliziumbrücken verbunden werden. Intel kombiniert für den HPC-Grafikchip Tiles aus interner und externer Fertigung.

Hybrid Bonding

Mit Hybrid Bonding sollen in Zukunft 3D-Packages wie Foveros noch effizienter arbeiten. Die Verbindung zwischen den gestapelten Dies werden hier durch Bumps hergestellt, deren Abstand nur 10 um beträgt, statt 50 um wie bei Lakefield. So kann die Dichte der Verbindungen von 400 auf 10.000 Bumps pro mm² gesteigert werden, während gleichzeitig die Leistung pro übertragenem Bit von 0,15 auf weniger als 0,05 pJ pro Bit reduziert wird. Laut Ramune Nagisetty,Senior Principal Engineer und Director of Process and Product Integration in Intels Technology Group, kann so die Bandbreite der Verbindung zwischen die Dies massiv erhöht werden, bei gleichzeitig niedrigerer Leistungsaufnahme. Intel hat im zweiten Quartal 2020 bereits erste Testchips mit Hybrid Bonding fertiggestellt.

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