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Renesas: Neue Mikroprozessoren für mehr Intelligenz am Edge

| Redakteur: Michael Eckstein

Rekonfigurierbar: Per Software lässt sich die neue RZ/A2M-MPU-Serie für unterschiedliche Aufgaben optimieren.
Rekonfigurierbar: Per Software lässt sich die neue RZ/A2M-MPU-Serie für unterschiedliche Aufgaben optimieren. (Bild: Renesas Electronics)

Mit einer neuen Generation von Embedded-Mikroprozessoren will Renesas Künstliche Intelligenz dorthin bringen, wo sie besonders oft benötigt wird: zu den Endgeräten ans Edge. Ein starkes Argument liefern die Bausteine durch ihre Rekonfigurierbarkeit.

Moderne Ansätze für das Vernetzen von Geräten verlagern maschinelle Intelligenz aus Rechenzentren verstärkt hinaus in Richtung Endgeräte. Die Folge ist klar: Im Netzwerkzugangsbereich, dem Edge, ist mehr Rechenleistung nötig, um beispielsweise Entscheidungen lokal und möglichst verzögerungsfrei mithilfe integrierter künstlicher Intelligenz (embedded Artificial Intelligence, e-AI) treffen zu können. Gleichzeitig muss die Informations- und Datensicherheit gewährleistet sein.

Der Markt für passende Chiplösungen boomt. Renesas will darin eine wichtige Rolle spielen und hat seine neuen, für den Einsatz in Embedded-Systemen entwickelten Mikroprozessoren (MPU) der RZ/A2M-Familie daher mit einigen Besonderheiten ausgestattet: So sind die Prozessoren laut Hersteller dynamisch konfigurierbar (Dynamic Reconfigurable Processor, DRP) und verfügen über Trusted-Secure-IP-Module (TSIP). Ein spezielles Modul im DRP hat Renesas für die häufig nachgefragte Bildvorverarbeitung in e-AI-Anwendungen vorgesehen. TSIP hingegen unterstützt Sicherheitsfunktionen wie Secure Boot, Secure Communication und Secure Firmware Upgrade, die beispielsweise das Sicherheitsniveau in Secure-Metering- und Home-Automation-Anwendungen erhöhen können.

Mit diesen Funktionen ist der RZ/A2M besser für die Anforderungen gewappnet als sein Vorgänger RZ/A1. Diese MPU konnte sich mit ihren bis zu 10 MByte Embedded SRAM und einem integrierten RZ/A1-Softwarepaket besonders für den Einsatz in Mensch-Maschine-Schnittstellen (HMI) etablieren. Laut Renesas wird der Mikroprozessor in vielen industriellen Anwendungen eingesetzt, wobei die weiße Ware das volumenmäßig größte Segment darstelle.

Die neue RZ/A2M-MPU basiert auf einem Cortex-A9-Kern von ARM und kann auf 4 MByte SRAM zugreifen. Die bewährten Cortex-A9-Kerne sind mittlerweile seit über zehn Jahre auf dem Markt. Die 32-Bit-Mikroprozessoren basieren auf der ARMv7‑A-Architektur und können 32-Bit-ARM-Befehle, 16- und 32-Bit-Thumb-Befehle und 8-Bit-Java-Bytecodes ausführen. Im RZ/A2M taktet der Kern mit 528 MHz, der DRP hingegen mit 66 MHz. Dies soll eine hohe Verarbeitungsleistung sowohl für KI-Inferenzberechnungen als auch Bildvorverarbeitungen sicherstellen.

Vier Klassen: Von Software-Inferenz bis Maschinelles Lernen

So gerüstet sollen die MPUs die Basis bilden für „ein breites Portfolio an kognitiven Lösungen“. Dafür definiert der Hersteller in seiner Roadmap vier Klassen: Während Embedded-KI-Systeme der Klasse 1 als Software auf der CPU Inferenzaufgaben ausführen, bieten Bausteine der Klasse 2 eine hohe Echtzeit-Bildverarbeitungsleistung, die auf dem DRP ausgeführt wird. Zukünftige Bausteine der Klasse 3 sollen zwei Arten von DRPs enthalten: eine für die Bildvorverarbeitung und eine für die Ausführung des KI-Inferenzmodells. Die künftige Klasse 4 soll schließlich artifizielles Lernen auf den Embedded Nodes ermöglichen.

Wo viel gerechnet wird, fließt meist auch viel Strom – eine Krux für Edge-Knoten, die häufig nur ein begrenztes Energiebudget zur Verfügung haben. Renesas will unter anderem durch die Rekonfigurierbarkeit seiner Prozessoren eine Lösung bereitstellen. Nach eigener Aussage hat der RZ/A2M „eine der differenziertesten dynamischen Rekonfigurationstechnologien auf dem Markt, die hohe Hardware-Leistung mit Software-Flexibilität und geringstem Stromverbrauch kombiniert“.

Was ist Rekonfiguration?

1945 demonstrierte der Mathematiker John von Neumann in einer Rechenstudie, dass ein Computer eine einfache Struktur haben könnte, die in der Lage ist, jede Art von Programm auszuführen, wenn dieser eine korrekt programmierte Steuereinheit ohne Hardwaremodifikation enthält. Die Von-Neumann-Architektur besteht aus einem Speicher, einer Steuereinheit und einer ALU. Das auf dieser Maschine laufende Programm ist als eine Befehlsreihe kodiert, die nacheinander ausgeführt werden muss. Die inhärente Flexibilität dieser Architektur besteht darin, dass jedes gut kodierte Programm ausgeführt werden kann. Zu den Nachteilen dieser Architektur gehören geringe Geschwindigkeitseffizienz, Ressourceneffizienz und langsame Speicherzugriffszeiten. Hohe Taktraten und Techniken wie Pipelining, Caches und Instruction Prefetching wirken diesen Einschränkungen entgegen.

Es kommen mehrere Architekturen in Frage, um den Nachteilen des Von-Neumann-Computers zu begegnen, mit dem Ziel, den Datenweg für eine bestimmte Anwendung zu optimieren:

  • DSP (Digital Signal Processor): Dieser wurde für repetitive, numerisch anspruchsvolle Aufgaben entwickelt.
  • ASIC (Application Specific Integrated Circuit): Der Datenpfad ist nur für eine Anwendung optimiert. Er ist sehr schnell und ressourceneffizient, kann aber nicht an eine neue Anwendung angepasst werden, so dass er nicht flexibel ist.
  • Eine weitere Reihe von Bausteinen verfolgt das Rekonfigurationskonzept, um
  • die Flexibilität des Von-Neumann-Computers und die Effizienz des ASICs zu kombinieren;
  • eine Anwendung zu einem bestimmten Zeitpunkt optimal zu implementieren;
  • eine Neuanpassung für eine optimale Implementierung einer neuen Anwendung zu ermöglichen.

Zielanwendungen rekonfigurierbarer Bausteine sind Rapid Prototyping, Post-Fertigungsanpassung, multimodale Rechenaufgaben, adaptive Computersysteme und leistungsstarkes paralleles Computing.

Dynamische Rekonfiguration: zwischen ASIC und FPGA

Mit seinen softwarekonfigurierbaren DRPs will Renesas den Von-Neumann-Flaschenhals gehörig weiten: Damit soll es möglich sein, die Pipeline entsprechend dem verwendeten Algorithmus neu zu konfigurieren – bei Bedarf mit jedem Taktzyklus. Die Kombination soll hohe Verarbeitungsgeschwindigkeiten bei gleichzeitig geringem Stromverbrauch ermöglichen.

Die Flexibilität der DRPs kann für das dynamische Laden von OpenCV-API-Verarbeitungsfunktionen in einer vordefinierten Reihenfolge im Klasse 2/3-Betrieb oder für das dynamische Laden von zunächst undefinierten Sequenzen in Lernumgebungen ab Klasse 4 genutzt werden. In allen Klassen soll sich laut Renesas die Effizienz der verfügbaren Rechenressourcen maximieren lassen, da sich die Schaltung an die aktuelle Zielanwendung anpasst.

Das Blockdiagramm des RZ/A2M zeigt, dass neben hoher Rechenleistung und Sicherheit auch der DRP, die Grafik und der Speicher Schlüsselelemente dieser integrierten MPU sind. Auf der Schnittstellenseite ermöglichen insbesondere die Hyper- und Octo-Schnittstellen für Flash und RAM flexible Hochgeschwindigkeitsspeicher- und Speichererweiterungen. Das zum RZ/A2M passende Evaluation Board ist mit Bauteilen von Macronix und Cypress bestückt.

Kostenloses Softwarepaket mit Treibern und Middleware

Softwareseitig liefert Renesas den RZ/A2M mit einem nach eigenen Angaben vollständig integrierten, kostenlosen RZ/A2M-Softwarepaket mit zahlreichen Treibern und Middleware aus – einschließlich des TES Guiliani-Lite GUI-Frameworks. Das Softwarepaket RZ/A2M integriert auch DRP-Treiber und Bibliotheken für eine benutzerfreundliche Anwendung.

Laut Hersteller gibt es zwei Möglichkeiten, den DRP in einem Embedded-Design anzupassen. Der schnelle und einfache Weg ist das Nutzen einer der vorkonfigurierten Bibliotheken. Diese können wie eine normale Funktion in den DRP geladen werden. Dieser Ansatz erfordert keine besondere Expertise. Die Zahl der Bibliotheken von Renesas und Drittanbietern wächst zudem stetig.

Der zweite, anspruchsvollere Ansatz führt über Musketeer, die integrierte Entwicklungsumgebung (Integrated Development Environment, IDE) des DRP. Damit lassen sich Algorithmen für den DRP selbst entwickeln. Laut Renesas erfordert dieser Ansatz eine Schulung durch die hauseigenen DRP-Spezialisten oder zertifizierte DRP-Integrationspartner.

Offen für Open Source

Als fertige DRP-Bibliotheken stehen z. B. Bayer-Graustufenkonvertierung, RGB-Graustufenkonvertierung, Binarisierung, Medianfilter, Gaußfilter, Gammakorrektur, Cropping, Größenänderung, Bildrotation zur Verfügung. Darüber hinaus bietet Renesas auf seiner Website auch unmittelbar einsatzbereite DRP-Lösungen zum Download an, die Anwendungen wie Barcodescannen oder Iris-Erkennung ermöglichen. Nach Angaben des Herstellers laufen offene CV-API-Funktionen typischerweise 10-mal schneller und mit 20-mal höherer Energieeffizienz auf dem DRP im Vergleich zu Software auf einer CPU.

Eine wichtige Zielsetzung für Renesas ist es, offen für Open-Source und Bibliotheken von Drittanbietern zu bleiben und so eine hohe Designflexibilität zu ermöglichen. Zu diesem Zweck können Entwickler das Tool „e-AI Translator“ einsetzen, das die Lücke zwischen Bibliotheken von Drittanbietern und der Software-Entwicklungsumgebung von Renesas schließt. Die Arbeitsweise im DRP-Ecosystem bleibt über die verschiedenen e-AI-Klassen hinweg weitgehend gleich: „Entwickler können mit der Arbeit an DRP-Designs der Klasse 2 beginnen, um einen schnellen Start mit DRP-Designs der Klasse 3 im Jahr 2020 zu ermöglichen“, erklärt der japanische Hersteller.

Dieser Artikel erschien zuerst auf unserem Partnerportal Elektronik Praxis.

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