Was steht im Aufgabenhaft der IBM-Chip-Designer?

Ausblick auf Power 7+, Power 8 und den denkenden Chip

23.08.2011 | Redakteur: Ulrike Ostler

Roadmap der Power-Chips von IBM; Bild: IBM

Die ersten Details der neuen IBM-Chips „Power 7 +“ und „Power 8“ wurden im Mai bekannt. Doch waren die Infos noch sehr dünn. Doch jetzt ist durch die Oracle-Ankündigung, das Unternehmen werde Itanium nicht mehr unterstützen, viel Dynamic im Markt. Jedenfalls lässt IBM nun deutlicher die Chip-Zukunft erschimmern. Dazu gehört auch die Vorstellung von „Synapse“, einem Prozessor, der wie das Gehirn funktioniert.

Der Plan war ursprünglich: “Power 6” sollt im Jahr 2006 herauskommen, „Power 6 +“ 2007, „Power 7“ im Jahr 2008 und Power 7+ 2009. Das hätte eine Zwei-Jahres-Kadenz für jeweils ein neues Prozessor-Design bedeutet sowie die Anpassung des Herstellungsprozesses in den Zwischenschritten.

Tatsächlich hat IBM die Schrittlänge für die Generation Power 6+ um 50 Prozent verlängert und die Chips waren nicht das, was vermutet worden war: ein Quad-Core-Chip, der in einem 45 Nanometer-Prozess gefertigt wird. Warum das so war, hat IBM nie erklärt. Aber es steht zu vermuten, dass es etwas mit der 65 Nanometer-Fabrik in East Fishkill, New York, zu tun hat und der vorerst entschärften Konkurrenz zu Sun Microsystems, als das Unternehmen von Oracle übernommen wurde.

Wie dem auch sei, mit Power 7 wechselte IBM auf einen Drei-Jahres-Zyklus für ein neues Prozessor-Design. Der Hersteller spricht von einer 36-Monats-Revolution und eine 18-Monats-+-Evolution. Das Tempo ist damit dem „Tick-Tack“ von Intel für seine Desktop-Kerne und „Xeon“-Server-Prozessoren angeglichen.

Kompatibilität bewahrt

Wie Steve Sibley, Director Product-Management für Power Systeme, früher betätigte, wird es Power 7+-Chips geben, die sich Socket-kompatibel zu Power-7 verhalten. Dazu soll es Verbesserungen im I/O-Bereich geben, die vom Hersteller jedoch noch nicht genauer spezifiziert sind.

Zu vermuten stand allerdings, dass IBM embedded Infiniband nutzen wird, um remote I/O-Drawer zu verbinden. Das erlaubte etwa 40 Gigabit pro Sekunde Quad Data Rate beziehungsweise 56 Gigabit pro Sekunde Fourteen Data Rate (FDR) Infiniband statt wie bisher 20 Gbit pro Sekunde Double Data Rate (DDR) Infiniband. Außerdem dürften die Chips oder/und die Boards PCI-Express 3.0 unterstützen. Zudem war zu überlegen, ob IBM wohl auf 32-Nonometer-Prozesse gehen wird, um mit dem kleineren Format die Taktung zu beschleunigen.

Die aktuelle Roadmap (siehe: Grafik) zeigt tatsächlich dass der Power 7+-Chip im 32-Nonometer-verfahren produziert wird. Der erste Power-7-Chip, der im Februar 2010 herauskam, basierte noch auf einem 45 Nanometer-Prozess und wurde erst im August 2010 umgestellt.

Alle Zeichen auf Beschleunigung

Außerdem soll der Power-7+-Chip schneller laufen, über einen sehr großen Cache und „Accelarors“ zur Beschleunigung verfügen. Bisher sind 32 Megabyte Chache im integrierten DRAM möglich. Mit Hilfe der 32-Namometer dürften die Uhren auf den Prozessoren um 20 bis 30 Prozent schneller gehen.

Wenn jedoch der eDRAM Cache zu stark aufgeplustert wird, könnte zu Redesign notwendig warden. Das aber würde die Idee der Evolution in Frage stellen. So ist es fast sicher, dass IBM bei 7+-Varianten mit vier, sechs und acht Kernen bleibt.

Wer nachrechnet, stellt fest, dass es längst einen 7+-Chip geben sollte. Jetzt ist im Oktober oder gar November damit zu rechnen, was wie zufällig mit dem Launch von „Sandy Bridge“, beziehungsweise mit dem „Xeon-E5“-Prozessor von Intel zusammenfällt.

weiter mit: Dann kommt Power 8

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